AI持續推高運算效能需求，也正在改變半導體產業對「Scaling」的定義。科林研發(Lam Research)認為，傳統電晶體微縮並未走到盡頭，但單靠2D微縮已不足以支撐AI系統快速擴展，先進封裝正成為新的Scaling夥伴。面對運算密度、資料傳輸與封裝尺寸等瓶頸，產業正分別朝Z軸、連接及尺寸三個方向擴展。

科林研發企業策略暨先進封裝資深副總裁Audrey Charles(中)表示，AI為半導體產業帶來結構性需求轉變。左為科林研發先進封裝暨策略行銷總監Chee Ping Lee，右為科林研發台灣區總經理郭偉毅。

 

科林研發企業策略暨先進封裝資深副總裁Audrey Charles於SEMICON Taiwan 2026期間表示，AI帶來的並非短期產業循環，而是結構性的需求轉變，並大幅加快科技產品迭代速度。過去客戶可能以兩年為一個產品週期，如今已縮短至一年，甚至開始出現一年兩次產品迭代的需求。

隨著創新速度加快，晶片與系統複雜度也同步提高。AI系統不只追求更多運算能力，還必須面對記憶體頻寬、資料傳輸效率、功耗及散熱等問題。Charles指出，Scaling仍會繼續，只是如今多了一個新的夥伴，也就是先進封裝。

Z軸擴展　從平面微縮轉向垂直堆疊

科林研發先進封裝暨策略行銷總監Chee Ping Lee指出，第一個方向是Z-axis Scaling。半導體產業過去長期透過縮小電晶體，在XY平面提高運算密度，如今則開始向Z軸發展，透過3D IC進一步增加單位面積可以整合的運算能力。

但晶片向上堆疊，也使TSV、晶片切割、接合及填充等製程的重要性提高。任何一道製程出現缺陷，都可能影響最終良率。

以TSV為例，科林目前已能處理深寬比超過15:1的結構，並進一步發展不同孔徑並存的Dual TSV，利用較小的TSV傳輸訊號，較大的TSV負責電力傳輸。另一方面，科林也以電漿切割(Plasma Dicing)取代傳統刀片切割，降低顆粒、裂痕、側壁損傷及機械應力等問題。

HBM堆疊層數增加，也帶來類似挑戰。由於封裝高度受到規格限制，增加堆疊層數時，DRAM Die必須變薄，Micro Bump也必須持續縮小。隨著凸塊尺寸縮減，製程對均勻度(Uniformity)及共平面性(Coplanarity)的要求也更加嚴格，使電鍍等製程成為提高HBM堆疊密度的重要環節。

連接擴展　資料傳輸從電走向光

第二個方向則是Connection Scaling。AI系統規模愈來愈大，大量能源被消耗在晶片之間搬移資料，單純依靠電訊號提高互連頻寬，也逐漸面臨功耗及傳輸距離限制。

因此，產業開始透過CPO(Co-Packaged Optics)將光學元件拉近AI加速器，以光取代部分電訊號進行高速資料傳輸。

不過，CPO目前仍處於發展階段，並存在不少技術瓶頸。科林指出，其中一項重要挑戰來自材料。例如Waveguide必須盡可能降低光訊號傳播損耗，相關沉積材料及製程控制因而成為重要技術課題。

從EIC、PIC整合，到TSV、Hybrid Bonding及Waveguide，CPO背後其實涉及大量既有半導體與先進封裝製程。科林也希望利用本身在蝕刻、沉積、接合及金屬互連等領域的技術，參與光互連由晶片走向封裝的發展。

尺寸擴展　AI封裝從圓走向方

第三個Scaling方向則不是把元件做得更小，而是把製造載體做得更大。

隨著AI加速器整合更多HBM及Chiplet，封裝尺寸快速膨脹。科林指出，約兩年前AI封裝面積約為3.3倍光罩尺寸、約2,800平方毫米，未來則可能超過9倍光罩尺寸、達約7,700平方毫米。

封裝愈大，300mm圓形晶圓的面積利用效率就愈差。科林估算，同樣尺寸的AI封裝放在300mm晶圓上約能容納8顆，改用310×310mm方形Panel可增加至約15顆；若進一步放大至600×600mm，理論上可容納更多大型封裝。因此，從Wafer轉向Panel，成為控制超大型AI封裝製造成本的一條可能路徑。

不過，尺寸放大也會帶來新的製程問題。圓形晶圓從中心到邊緣具有較規則的幾何關係，轉成方形Panel後，Corner、Edge、製程均勻度及Warpage都會增加設備控制難度。

科林認為，目前310×310mm之所以成為業界積極發展的規格之一，某種程度也是降低技術風險的選擇，但不代表它會是最終尺寸。長期而言，Panel規格可能逐漸標準化，但最後哪一種尺寸成為主流，仍將取決於客戶需求及設備、材料等整體生態系的投資方向。

科林也已針對310×310mm及600mm等不同Panel尺寸布局電鍍與濕式製程設備，並在奧地利Salzburg設置Panel Level Packaging卓越中心，與客戶共同進行製程開發及驗證。

從向上堆疊、以光取代部分電互連，到放大封裝製造載體，AI正在讓半導體Scaling從單一路徑轉變為多維度的系統工程。對設備業者而言，如何把既有的晶圓級蝕刻、沉積、清洗及電鍍能力延伸至3D IC、CPO與Panel，也將成為下一階段先進封裝競爭的關鍵。