訂閱電子報∣ 友善列印字體大小 文章分享-Facebook 文章分享-Plurk 文章分享-Twitter
從製程微縮到封裝技術升級 - 半導體技術 再進化!
獲取專題報導零時差!立即訂閱電電公會電子報。

觀察台灣半導體產業在技術創新上的發展趨勢,不管是台積電領先業界導入極紫外光(EUV)微影技術的7 奈米強效版(N7+)製程,或是工研院在經濟部技術處支持下開發的「低翹曲面板級扇出型封裝整合技術」,都凸顯台灣產研都積極追求半導體技術的創新,為台灣穩住半導體競爭優勢,注入能量。

台積電N7+ 奈米製程實現量產
「N7+ 奠基於台積電公司成功的7 奈米製程之上,為6 奈米和更先進製程奠定良好基礎,目前已協助客戶,生產產品並大量進入市場。」台積電指出,N7 + 是史上量產速度最快的製程之一,於2019 年第二季開始量產,而且在7 奈米製程技術(N7)量產超過一年時間的情況下,N7+ 良率與N7 已相當接近。N7 + 也同時提供整體效能的提升,具體而言,N7 + 的邏輯密度比N7 提高了15%至20%,並同時降低了功耗,使其成為業界下一波產品中,更受歡迎的製程選擇。目前台積電亦快速布建產能,以滿足多個客戶對於N7 + 的需求。

台積電公司業務開發副總經理張曉強博士表示:「AI 和5G 的應用為晶片設計開啟了更多的可能,使其得以許多新的方式,改善人類生活,而台積電客戶充滿了創新及領先的設計理念,需要台積的技術與製造能力使其實現;我們在EUV微影技術上的成功,使台積電能夠具體落實客戶的領先設計。」

台積電認為,N7+ 的成功經驗是未來先進製程技術的基石,而台積電的6 奈米製程技術(N6)將於2020 年第一季進入試產,並於年底前進入量產。隨著EUV 微影技術的進一步應用,N6 的邏輯密度將比N7 提高18%,而N6 憑藉著與N7完全相容的設計法則,亦可大幅縮短客戶產品上市的時間。

台積電攜手ARM
發表7 奈米小晶片系統

N7+ 之外,在7 奈米領域,台積電也聚焦封裝技術,持續創新,日前便與全球處理器架構大廠安謀(ARM),共同發布首款採用台積電「基板上晶圓上封裝」(Chip on Wafer on Substrate;CoWoS)解決方案的7 奈米小晶片(Chiplet)系統。台積電指出,此款概念性驗證的小晶片系統,成功展現在7 奈米FinFET 製程及4GHz ARM核心的支援下,打造高效能運算的系統單晶片(System-on-Chip, SoC)關鍵技術。同時也向系統單晶片設計人員演示運作時脈4GHz 的晶片,內建雙向跨核心網狀互連功能,以及在台積電CoWoS® 中介層上的小晶片,透過8Gb / s 速度相互連結的設計方法。

台積電強調,此高效設計方式可讓各項功能分散到以不同製程技術生產的個別微小裸晶,提供靈活性、更好良率、節省成本的優勢。而小晶片必須能夠透過密集、高速、高頻寬的連結,來進行彼此溝通,才能確保最佳的效能水準,為了克服這項挑戰,此小晶片系統採用台積電公司所開發的Low-voltage-IN-Package-INterCONnect(LIPINCONTM)獨特技術,資料傳輸速率達8Gb/s/pin,並且擁有優異的功耗效益。

ARM 資深副總裁暨基礎設施事業部總經理Drew Henry 表示,ARM 與長期夥伴台積電協作的最新概念性驗證成果,結合了台積電創新的先進封裝技術與ARM 架構卓越的靈活性及擴充性,為將來生產就緒的基礎架構系統單晶片解決方案,奠定了絕佳的基礎。台積電公司技術發展副總經理侯永清則說,此款展示晶片呈現出我們供客戶系統整合能力的絕佳表現,台積電公司的CoWoS 先進封裝技術及LIPINCON 互連介面,能協助客戶將大尺寸的多核心設計,分散到較小的小晶片組,以提供更優異的良率與經濟效益。

工研院發表「低翹曲面板級扇出型封裝整合技術」
全球電子產品日新月異, 不論是智慧手機、物聯網、消費性電子、AI 人工智慧運算興起,愈來越多裝置有高速與多工的運算需求,促使半導體晶片腳數愈來越高外,整體晶片封裝的技術挑戰也日益嚴峻。根據市調機構Yole Developpement 預估,2020 年高階封裝市場將大幅成長至300 億美元的規模,其中扇出型技術將瓜分既有覆晶市場占有率,其相關市場也在台積電推出整合扇出型(InFO)封裝技術後,更加確定扇出型封裝技術的主流地位。

迎合此一趨勢,工研院創新發表「低翹曲面板級扇出型封裝整合技術」,並與群創光電合作,將群創旗下現有的面板產線轉型成為具競爭力的「面板級扇出型封裝」應用,切入下世代晶片封裝商機,解決半導體晶片前段製程持續微縮,後端裝載晶片之印刷電路板配線水準,尚在20 微米上下的窘況,可提供2 微米以下的高解析導線能力,生產效率高且善用現有產線製程設備,為半導體封裝產業提供良好的解決方案。

工研院電光系統所副所長李正中表示,目前扇出型封裝以「晶圓級扇出型封裝」為主,其所使用的設備成本高且晶圓使用率為85%,相關的應用如要持續擴大,擴大製程基板的使用面積以降低製作成本就很重要,而工研院開發的「低翹曲面板級扇出型封裝整合技術」,具備超薄、可封裝高密度接腳的優勢,並藉由結構力學模擬輔助製程設計,解決生產中大尺寸基板因應力所造成的翹曲問題。

目前,工研院以此技術與群創光電合作,將其現有的3.5 代面板產線轉作成面板級扇出型晶片封裝應用,除了提升目前現有產線利用率,就資本支出來說更具備優勢,未來可切入中高階封裝產品供應鏈,搶攻封裝廠訂單,以創新技術創造高價值。

群創光電技術長丁景隆於2016 年起率領研發製造團隊,推動舊世代廠新價值維新專案,翻轉3.5 代到6 代廠製程技術,從可撓式面板、miniLED 製程、全世界第一個面板驅動IC 關鍵捲帶式薄膜覆晶封裝COF (chip on film)之外,並跨足中高階封裝產業,不僅面板產業技術戰略升級,更跨界拓展高效高利基新應用。這次與工研院的合作,群創光電成功以「面板級扇出型封裝」(FOPLP,Fan Out Panel Level Packaging)整合TFT 製程技術,跨入中高階半導體封裝,可打造高效、高利基的新產能,賦予舊世代廠新價值的意義。
綜觀來看,全球半導體技術不斷往前推進,隨著製程微縮已經走到極限,封裝技術的挑戰持續提升,未來誰能掌握半導體封裝技術,才有更大的機會維持優勢,台灣廠商必須緊鑼密鼓投入這塊領域進行布局,才能贏得商機。


電電時代月刊,掌握台灣第一線電子電機業者、學者及投資人之資訊需求,報導電機電子產業最新產品、技術發展,分析市場動向與主流政策法規,並傳遞全球各地電子展覽相關訊息,讀者群精準,是廣告主針對高端客群行銷傳播的最佳選擇。

客群:

電電公會會員、中小企業主、電電產業的管理階層及相關人員、學者與金融證券業投資人。

 

每月發行量:16,000

 

數位閱讀:
MagV: http://tw.magv.com/ (for Padsmart phone 下載app閱讀)
Hyreadhttps://ebook.hyread.com.tw/index.jsp
Pubu電子書城:https://www.pubu.com.tw/

一般通路:博客來、誠品書店、墊腳石、PChome、TAAZE讀冊生活網路書店

獲取專題報導零時差!立即訂閱電電公會電子報。