2018 年，汽車行業“缺芯”潮來得猝不及防，而後波及所有電子元器件品類，自此汽車電子“一芯難求”成為街頭巷尾熱議的話題。今天，我們看到經過幾年的上游擴產，疊加近期汽車終端市場的不景氣因素，缺芯現象得到明顯緩解，僅剩下少部分主控晶片依舊維持長交付週期的狀態。
汽車電動化、智慧化下的增量市場相當可觀
回顧過去，真的只是電子供應鏈市場週期性波動帶來的“缺芯”問題嗎？回答是否定的，究其最深層的原因，還是汽車電動化、智慧化趨勢下電子電氣架構變革帶來的增量市場上升速度太快，導致車規級晶片市場供不應求，從而產生“缺芯+漲價”的應激反應。
汽車晶片主要分為功能晶片、功率器件和感測器三大類。在傳統燃油車中，平均晶片搭載量約為 500-600 顆/輛，而隨著前面提到的汽車電動化、智慧化的演進，平均晶片搭載量已提升至 1000 顆/輛，在新能源車中更是超過了 2000 顆/輛，未來隨著電車智慧化的升級，還有望提升至 3000 顆/輛，甚至更多。
商業價值最大化，L2/L2+是短期內的行業共識
作為汽車智慧化的核心，近年來自動駕駛技術的發展非常迅速。當前，部分汽車廠商已經推出了具備 L2 級別自動駕駛功能的車型，比如特斯拉 ModelS、廣汽新能源 AionS、小鵬 G3、蔚來 ES8、一汽大眾探岳、長安 CS75、WEYVV6、吉利繽瑞等。
那麼，到底什麼是 L2 級別自動駕駛呢？事實上，市面上有兩套自動駕駛分級標準，分別是 2014 年國際汽車工程師學會（SAE）首發的《SAE J3016 推薦實踐：道路機動車輛駕駛自動化系統相關術語的分類和定義》，簡稱《SAE 駕駛自動化分級》；以及 2021 年中國國家市場監督管理總局出臺的《汽車駕駛自動化分級》國家標準（標準號：GB/T 40429-2021）。兩者的區別在於國家市場監督管理總局、國家標準化管理委員會將 L1 至 L2 級別統稱為輔助駕駛，L3 至 L5 級別統則稱為自動駕駛。下面，我們以國際標準為例來具體介紹一下。
在《SAE 駕駛自動化分級》標準中，自動駕駛被分為 L0 級~L5 級：
 
L0 級：無自動化，純人工駕駛；
L1 級：駕駛支援，以人工操控為主，系統提供適時輔助，常配有制動防抱死系統、車身電子穩定系統等；
L2 級：部分自動化，雖然自動駕駛系統能夠完成某些駕駛任務，但駕駛者仍需專心于路況，當系統出現差錯時需要人為進行糾正，常配有自我調整巡航系統、主動車道保持系統、自動刹車輔助系統和自動泊車系統等；
L3 級：有條件自動化，某些特定場景下的自動駕駛，車輛自動駕駛系統的優先順序高於駕駛員，但是駕駛員可以通過緊急按鈕隨時取得車輛的控制權，如交通擁堵路段的自動跟車行駛、遠端倒車入庫等，以在公用路面上完成 L3 級別的自動駕駛車輛奧迪 A8 為例，其搭載了 24 個感應器和 41 種駕駛輔助系統軟體；
L4 級：高度自動化，在規定的道路和環境中，車輛自動駕駛系統能夠自主完成所有的駕駛操作，具備完全處理緊急情況的能力，駕駛員可以做自己想做的事情，如果出了事，責任將全部歸屬廠商，方向盤、油門、刹車等裝置也或被取消；
L5 級：完全自動化，在所有道路和條件下，自動駕駛系統都能夠完成駕駛任務，應對任何工況，駕駛員全程無需干預，此時也不再有駕駛艙的概念，汽車更像是一個智慧型機器人。
事實上，在 2022 年之前，全球汽車產業鏈上的企業對目標場景並沒有那麼清晰，所以總希望通過算力抬升來實現硬體冗餘，而今天當自動駕駛往高階發展，從 L2 開始逼近 L3，甚至再往上走，技術和產品批量落地面臨的最大挑戰是需求側的承受能力，這正在倒逼車廠進行新一輪的成本管控下的系統優化。通過實踐證明，這兩年 L2、L2+級別的自動駕駛將成為車廠標配，這一趨勢已形成行業共識。
自動駕駛技術演進下，“大晶片”成為標配
隨著自動駕駛技術的不斷演進，不僅車載晶片的數量在逐步增加，在跨域集中式和中央計算式架構中，大晶片正在成為標配，晶片設計的複雜性急劇升高。
2014 年~2018 年間仍以分散式 E/E 架構為主，跨域集中式架構剛起步，主流玩家 Mobileye、英偉達和瑞薩、TI 等傳統 MCU 廠商的上車智駕晶片算力大都在 10TOPS 以下，如牢牢佔據 L1~L2 級別視覺 ADAS 晶片市場的 Mobileye EyeQ3/Q4 的算力僅為 0.256TOPS 和 2.5TOPS。
不過也有特殊的，比如 2016 年搭載於特斯拉 HW2.0 平臺的英偉 Tegra Parker SoC 算力就提高到了 24TOPS，同時把 GPU 路線的自動駕駛 SoC 正式推向市場。
2019 年~2023 年間跨域集中式架構發展提速，英偉達開始引領高算力市場，相關電子供應鏈結構同步發生轉變，除了英偉達外，特斯拉自研 FSD 晶片崛起，中國國產品牌地平線、黑芝麻、芯馳等抓住中國國產替代視窗開始發力。此時，智駕晶片面向應用場景和汽車終端產品定位出現算力需求分化，行業形成共識，L2/L2+級別自動駕駛在短期內更具商業落地價值，紛紛發力搶佔市場。
值得一提的是，在 L2/L2+級別的中高算力自動駕駛市場中，算力需求已經達到了 30 TOPS~1000 TOPS 這個範圍，比如 2020 年英偉達發佈的針對 L2 級別市場的 Xavier 晶片，已上車小鵬 P7/P5 等車型，算力為 30TOPS；2022 年地平線發佈的 J5 晶片，已上車理想、比亞迪、蔚來旗下阿爾卑斯、哪吒等車型，算力為 128TOPS；同年英偉達又針對 L2+級別高階輔助駕駛車型推出 Orin 晶片，成為主機廠合作的王者，算力為 256TOPS。根據業內人士回饋，Orin 晶片的出現給 Mobileye、地平線、高通、黑芝麻智慧、寒武紀等自動駕駛晶片企業帶來了空前壓力。
EDA 正在助力汽車晶片廠商實現性能和先發優勢
對於這些大晶片設計廠商而言，如何縮減上市時間取得先發優勢，在提高算力、安全等級的同時，改善晶片的 PPA（功耗、性能和面積），成為共同的追求目標。
傳統的 EDA 工具常使用“經驗法則”，需要設計人員根據直覺和經驗進行優化，這種建模和模擬技術存在很多局限性，包括：無法從以前的設計中汲取經驗，導致生產力受限且設計不夠準確；多次反覆運算導致設計階段增加；HLS 通常需要更多的時間來完成綜合；佈局和佈線取決於設計師的預測/經驗，會增加執行時間；就時間和資源而言，製造成本高昂等。與此同時，車規級晶片的品質在很大程度上取決於底層半導體技術和設計規則，因此對 EDA 又提出了更高的要求。
所以對於一顆車規級大晶片而言，為了確保設計的正確性，必須在生產製造前進行大規模的模擬和驗證，而晶片的算力規模越大、集成度越高，模擬驗證的過程就會越複雜，設計人員需要更快地實現收斂和驗證，來降低成本並提高結果品質。同時，傳統的隨機/自動測試模式生成（ATPG）方案在故障覆蓋率方面已經不能滿足實際需求。因此，將 AI 和 EDA 融合是大勢所趨。
Cadence 作為 EDA 領域的深耕者和領導者，可以提供汽車智慧設計所需的全部 EDA 工具、設計流程等，説明工程師加速自動駕駛設計。同時，通過將 AI/ML 功能融入現有的 EDA 工具中，能夠從手動到完全自動化不同等級產生更好、更可預測的結果，助力汽車廠商利用多學科分析和優化（MDAO）技術提高整體設計，從而實現更快速、更優質的結果，系統的精確行為建模也提高了產品保真度和安全性。
下面介紹兩個 Cadence 在自動駕駛中所提供的典型解決方案——Cadence Tensilica 處理器 IP、Xcelium ML。
 
Cadence Tensilica 處理器 IP
Tensilica 處理器 IP 是 Cadence 根據應用需求量身定制的差異化處理器系列 IP，可滿足各類 ADAS 硬體加速平臺需求，其 DSP 內核 Tensilica ConnX 支援用於 L2 級別自動駕駛下 ADAS 的雷射雷達、毫米波雷達中的高性能資料處理，提供性能、功耗和面積的理想組合，同時其 DSP 處理器 Tensilica Vision 與 Tensilica Al 處理器的集成可輕鬆實現視覺感測器資料處理。
對於汽車晶片廠商來說，在將 Tensilica DSP 產品集成到系統級晶片的同時，可以快速、輕鬆地進行軟硬體劃分的探索分析，滿足將來演算法的演進同時大大降低 CPU，GPU 和 AI 處理器的負載。同時使用 Tensilica Instruction Extension（TIE）語言自動生成處理器擴展和與之匹配的軟體工具，並創建特定領域的差異化解決方案。
值得一提的是，搭載 FlexLock 的 Tensilica Xtensa 處理器現已通過車規級安全認證，完全符合汽車安全完整性等級 D 標準，提供 ASIL D 系統級和 ASIL D 隨機故障防護，適用于功能安全（FuSa）應用，可以説明更多大晶片設計廠商將安全模組集成到 SoC 中，減少模組設計和驗證時間，增加產品先發優勢。
以汽車雷達模組中的 SoC 為例，其通常由多個處理元件組成，包括控制器 CPU 和一個或多個 DSP 等。當 SoC 中的電晶體出現隨機故障時，包括電晶體或其他物理元件磨損並卡在邏輯“0”或“1”處，由於 α 粒子引起的靜態故障導致記憶體位元從“0”翻轉為“1”等永久性故障，或是由 SoC 中的信號串擾等雜訊引起的瞬態故障等，這些故障都可能發生在與處理器緊密耦合的邏輯門或記憶體中的處理元件中，最終造成安全問題。
因此，系統設計人員必須設定一個安全目標，即 DSP 中的隨機故障不得導致車道標記等物體檢測失敗。該安全目標將指導設計人員採取適當的安全機制，以便在檢測到隨機故障時，安全控制器會收到通知並可以採取措施，例如重新初始化 DSP 等。如果 DSP 已經進行處理，則安全控制器負責採取措施確保在 DSP 重新初始化之前/期間達到安全狀態。
在這種設計中，位於“安全島”中的安全控制器可以起到安全關鍵決策的作用。當然，控制器也可能會出現隨機故障，如果控制器檢測到 DSP 故障，但控制器採取了錯誤的操作來響應該故障，從而使系統處於不安全狀態，這類故障可能會產生嚴重後果，這種情況下設計人員就需要採用冗餘的設計方法，讓兩個控制器同步運行，來大大降低此類事件發生的可能性。
綜上，為了實現系統級別的安全目標，像雷達模組中的 SoC 這樣的處理器設計是非常複雜的，所以晶片設計企業通常會向可靠的協力廠商購買 IP，來簡化設計流程，提高流片的成功率，而 Tensilica 處理器 IP 是個不錯的選擇。

Xcelium ML
Xcelium Logic Simulation 是 Cadence 為 IP 和系統級晶片驗證收斂提供的一款高速的模擬器，可為 SystemVerilog、VHDL、SystemC、e、UVM、混合信號、低功耗和 X 態傳播（X-propagation）提供業內優異的核心引擎性能，從而加快驗證輸送量。
其中，Xcelium Machine Learning（ML）App 利用專有的機器學習技術來縮短回歸時間，可從以往的回歸運行中學習並指導 Xcelium 隨機引擎，在實現相同覆蓋率的前提下大幅度減少模擬回歸週期，或者產生特定覆蓋點的激勵觸發更多的 bug來提高驗證品質。
同時，Cadence 對特定領域還提供了相應的 App，包括混合信號、基於機器學習的測試壓縮和功能安全，可以説明汽車晶片設計團隊儘早實現對 IP 和系統級晶片（SoC）設計的驗證收斂，非常適合 Level 2+ 級以上 SoC 設計。
瑞薩電子汽車 SoC 業務部傑出工程師 Tatsuya Kamei 對此表示：“將 Xcelium Machine Learning（ML）App 納入驗證流程，有助於我們在緊迫的期限內，通過更少的回歸測試來加速完成覆蓋率的收斂任務，同時最大限度地提高驗證性能和整體驗證效率。”
而在這段表述的背後，是瑞薩電子借助 Verisium AI-Driven 驗證平臺，整體調試效率提高了 6 倍，整體隨機驗證回歸縮短了 66%；以及依託 Xcelium ML App，實現了回歸用例 2.2 倍壓縮和 100% 覆蓋率收斂的事實。
此外值得一提的是，瑞薩電子在不斷使用機器學習進行回歸反覆運算過程中，在實現 100% 覆蓋率的前提下，將工作量減少了 3.6 倍。
瑞薩電子利用機器學習大大減少回歸運行次數（從 3774 次減少到 1168 次），成功在規定時間內實現產品上市。除了節省資源、時間和加速覆蓋率收斂外，Xcelium ML Apps 還為瑞薩電子節省了約 27 個工時。
 
寫在最後
汽車產業的變革還在繼續，晶片和電子系統的重要性只會越來越高。不可否認的是，在克服未知挑戰的路上缺少不了整個產業鏈的通力合作，而 EDA 和 IP 將是貢獻者鏈路上重要的一環。