法國研究機構CEA-Leti日前在IEDM 2020會議上發表兩篇論文，證明採用3D堆疊結構的可變電阻式記憶體(Resistive RAM, RRAM)，可為記憶體內運算(In-memory Computing, IMC)帶來許多優勢，並廣泛應用在邊緣AI及神經網路上。這項研究專案的目的是找出如何利用3D結構的優勢，降低元件運作功耗與資料傳輸耗能的方法。

在《3D RRAMs with Gate-All-Around (GAA) Stacked Nanosheet Transistors for In-Memory-Computing》這篇論文中，CEA-Leti的研究團隊指出，對於需要使用大量晶片內建記憶體的應用而言，RRAM是一種非常有潛力的技術。RRAM具備高密度、容易擴展、低操作電壓，以及容易跟CMOS元件整合的先天優勢，而且RRAM本身可以執行初階的布林(Boolean)邏輯運算，使得RRAM非常適合運用在IMC或神經網路運算。然而，對IMC而言，資料可靠度是一個很重要的考慮因素。如果一電晶體搭配一RRAM的1T1R架構，是可靠度最高的架構，則記憶體的晶胞(Cell)尺寸將會受到存取電晶體(Access Transistor)的限制。

在這篇論文中，研究團隊提出一種創新的3D記憶體方塊技術，可實現具備非揮發性(Non-volatility)、高密度、高度平行化運作等特性，且容易與CMOS整合的RRAM。且藉由將採用1T1R架構的RRAM位元晶胞(Bitcell)垂直堆疊，這個RRAM記憶體方塊保留了1T1R架構的可靠度，又具有極佳的可擴展性。

在此研究中，CEA-Leti並未實作出整個RRAM記憶體方塊，但已將實作的基礎勾勒出來，包含製作流程的模擬、設計工具的開發、位元晶胞的布局以及SPICE建模，讓研究人員可以評估3D記憶體拓撲的定義。此外，研究團隊還實作了RRAM記憶體方塊中的關鍵元素：無接面奈米尺度電晶體(Junctionless Nano-scaled Transistors)以及基於HfO2的OxRAM。最後，透過SPICE模擬，研究團隊藉由讓這款記憶體方塊執行4次操作，對其進行布林運算的能力展開評估。

這項研究的最大成果之一，是讓RRAM的位元晶胞尺寸可以縮小為(23.9×F2/N)，N是堆疊的層數，F則是最小的特徵尺寸。這意味著這款基於1T1R架構的RRAM，只要堆疊超過6層，就可以在密度上與Crossbar RRAM的密度相當。此外，直接在記憶體方塊上執行4次布林運算的功耗，只有奈焦耳(nJ)等級。

另一篇名為《 High-Density 3D Monolithically Integrated Multiple 1T1R Multi-Level-Cell for Neural Networks》的論文，則探討如何對3D RRAM進行MLC編程，以便在一個晶胞尺寸中儲存更多資訊。這項研究的目的，是要探討MLC技術應用在RRAM上的極限，並且將RRAM的資料密度提高。其研究成果顯示，與標準的1T1R平面RRAM相比，結合3D結構跟MLC技術的3D MLC RRAM，資料儲存密度最高可達1T1R架構的4.75倍。

CEA-Leti邊緣AI計畫經理Elisa Vianello表示，這兩篇論文確認了在IMC中使用3D RRAM，可以開發出適合AI應用的低功耗元件。使用電晶體而非後段選擇器(Back-end Selector)來存取記憶體，對IMC跟MLC編程而言，是更成熟可靠的選擇。此外，3D整合也讓存取電晶體不再成為RRAM晶胞尺寸微縮的瓶頸。