歸根究底，良率和成本的問題最終還是因5nm技術處於初探階段，技術不成熟所致的不可控因素太多。其中，工藝和設計近乎各占半壁江山。首先，以晶片製造流程中最核心的刻蝕和光刻工藝來看，比如刻蝕工藝從14nm到5nm器件，刻蝕步驟近乎增加了三倍左右，傳統的14nm工藝節點等離子刻蝕機的刻蝕步驟僅為65步，但到了5nm的節點，刻蝕步驟會增加到150步，且最終的良率需要每一步良率的基礎上進行累積，要達到高良率難度自然可想而知，這就需要更加精密的加工精度以及更高的刻蝕速度來匹配5nm制程，以完成更多的步驟要求。

另一方面，在光刻工藝上，以光罩掩模的3D效應為例，中國某晶圓大廠專業人士告訴記者：“當晶片設計人員完成IC設計時，設計圖形從檔案傳輸到光罩掩模。這個掩模作為一個主範本，光刻機可以通過重複曝光成像在一片晶圓片上生成多個相同的重複的晶片圖案。通常，這是通過光罩掩模投影成像來完成的。”

但對於7nm甚至是5nm採用的EUV來說，光罩掩模與傳統光罩成像是非常不同的，該專業人士進一步解釋到：“EUV掩模實際上是基於鏡像類型的反射式成像，通過使用吸收材料和抗反射塗層(ARC)在掩模上‘繪製’不同的電路圖案。吸收材料和抗反射圖層位於掩膜版鏡面頂部，呈三維結構。在曝光過程中，當光線照射到掩模版上(通常以一個很小的角度，大約6度)，有時這些3D結構的反射會導致陰影效果和像差。這種效應在7納米節點上可能沒有太大的問題，但隨著向5納米甚至未來的3納米方向發展，掩模3D效果的影響將會更加明顯。”

而從基礎層的設計上來看，隨著制程節點向5nm甚至3nm演進，功耗密度的問題也將愈發顯著。晶片設計過程中，如果說16nm晶片的功耗密度是1，那麼5nm的功耗密度可能就是10，散熱自然就會成為非常大的難題。新思科技中國區董事長兼全球資深副總裁葛群曾指出，5nm以下會有更多的漏電流，金屬線的電阻變得可觀，因此功耗下降和性能提升有更大的挑戰，因為漏電流控制將變得非常困難。

究其根本原因，還是在於勢壘隧道效應導致了電流洩露所致，該專業人士認為：“雖然電晶體的源極和漏極被絕緣的物體隔開無法導通，但是在絕緣層越來越薄之後，源極和漏極之間的距離也會越來越近，最終兩者過於靠近，稍微施加電壓就會使得電子以概率的方式穿透絕緣層到達另外一端，這就帶來了漏電流和功耗問題。而隨著電晶體尺寸向5nm甚至3nm邁進之後，FinFET本身的尺寸已經縮小至極限後，無論是鰭片距離、短溝道效應、還是漏電和材料極限也使得電晶體製造變得岌岌可危，甚至物理結構都無法完成。”

典型比如5nm之後，不斷拉高的深度和寬度之比（為了避免短溝道效應，鰭片的寬度應該小於柵極長度的0.7倍），他進一步解釋到，“這將使得鰭片難以在本身材料內部應力的作用下維持直立形態，尤其是在能量更高的EUV制程導入之後，這樣的狀況會更為嚴重，甚至光子在如此小的尺度下將呈現量子效應從而帶來大量的曝光噪音，會嚴重影響5nm產品的品質和性能，而且柵極距過小也將帶來更多不可控的情況。”這也意味著要想攻破5nm技術層的重重屏障，從核心工藝和基礎層設計上去做出更多的創新和突破是當前最直接的做法，如此才能逐步發掘出真正能夠提升良率和降低成本的最優化方案。但這也意味著從現在開始，到5nm晶片後續全面投產的整個過程中，需要持續且大量的資本和人力注入，這註定是一筆不菲的開支。

總之，對於任何一家志在競逐全球晶片設計“霸主”的廠商來說，5nm節點是必須挺進的領域。縱然，當前行業在良率提升和成本優化等問題上尚未出現“最優解”，但隨著接下來台積電和三星等國際晶片製造巨頭在工藝層上的突破，加之如蘋果、高通、聯發科和華為等一眾晶片廠商相關5nm產品的試製和量產，相信市場會很快做出正確的選擇。但在這之前，5nm領域必然是一場考驗時間、資本以及耐性的較量，畢竟前期投入不菲，而且需要從晶片設計商、製造商甚至終端集成商們各關鍵環節之間長期且密切的溝通與合作。正如MediaTek李宗霖所說：“往往越先進的制程，就需要越長的開發週期，因為這其中蘊藏著很多難以預測的挑戰。”最終，只有真正能耐住性子精鑽細磨的玩家，才能最終站上5nm時代的高臺。