益華電腦（Cadence Design System）執行長Anirudh Devgan，今日(9/1)在台灣用戶大會「Cadence LIVE Taiwan」上指出，未來的晶片設計是SiP（系統級封裝）的時代，尤其是在小晶片（Chiplet）和3D IC問世之後，SiP將會是未來最重要的晶片製造技術。

Cadence LIVE Taiwan今日在新竹舉行了實體的開發者大會，這也是因疫情停辦兩年之後，首度重返實體會議的形式。而作為全球最主要的EDA供應商之一，Cadence的洞見與觀察，幾乎也等同於未來的半導體電子產業的發展趨勢。

Cadence執行長Anirudh Devgan在首場的專題影片中指出，過去EDA工具的主要發展重心都在「優化」上，未來將會專注在「系統設計」上，會結合AI與多物理模擬技術，為半導體與電子設計帶來更多的創新。

Cadence台灣區總經理宋?安(Brian Sung)在開幕致歡迎詞表示，EDA發展至今，已經跳脫了單純電子的領域，他認為E已經是「Essential」，是各種電子設計不可或缺的工具，也是實現各種創新應用的基礎。

對於Cadence的EDA方案發展，執行長Anirudh Devgan表示，將會更加著重在「系統級」的設計上。他舉例解釋，未來的EDA方案只需要開發者專注在輸入和輸出端，而中間的分析與優化方式，就會由具備AI技術的EDA工具來代勞，並自動產生優化性能的途徑。開發者只需要重複進行幾次的輸入，就可以取得最佳化的設計。

在晶片設計的發展方面，Anirudh Devgan也指出，未來的晶片設計是SiP（系統級封裝）的時代，尤其是在小晶片（Chiplet）和3D IC問世之後，SiP將會是未來最重要的晶片技術。

而面對新一代SiP的設計需求，EDA也有了新的布局，其中一個最主要的發展，就是結合多物理模擬的功能。Anirudh Devgan表示，晶片設計進入3D IC和Chiplet的時代後，熱與電磁雜訊的處理就是一大挑戰，因此需要相關的物理模擬工具的協助，而Cadence對此也進行了多項的收購，已能提供開發者完整的解決方案。

除了結合多物理的模擬工具外，Cadence多物理系統分析事業群研發副總裁Ben Gu則指出，對於系統設計者來說，光有好效能並不等於好的設計，若能再針對設計流程進行優化，協助開發者實現更具優勢的產品。因此Cadence很早就開始導入人工智慧（AI）的技術，而新發表的 Optimality智慧系統引擎(Intelligent System Explorer)，就是其多年研發的成果。

Ben Gu也透露，他日前拜訪多家台灣的系統商，這些業者們一致對於這項新產品都感到非常興奮，也很期待這項新工具所能帶來的效益。而他也期盼能與客戶一同合作，實現更符合客戶需求的AI電子設計解決方案。