聯發科技攜手臺大電資學院及至達科技的研究成果，日前入選國際積體電路設計自動化 (EDA) 工具研究領域最具影響力、歷史最悠久的電子設計自動化會議 (ACM/IEEE Design Automation Conference, DAC)，將於七月於大會上發表，並為大會首屆的宣傳論文(Publicity paper)。論文提出多目標強化學習的晶片擺置設計法，彈性超越Google之前於Nature期刊發表的演算法，更適用於多目標如功耗、效能和面積的晶片設計最佳化，可能夠在降低開發成本、縮短開發時間、提升晶片性能等方面發揮效用，該技術已商用在聯發科技行動通訊的天璣(Dimensity)系列，也會廣泛運用在其他產品線上。

EDA(Electronic Design Automation)工具是晶片設計規模增加與製程複雜度攀升之下不可或缺的工具，主要在把電路系統的複雜問題轉換成數學或邏輯模型，再利用演算法解決問題。隨著需求日益增加，EDA正逐漸邁向人工智慧新時代，全球知名企業早已紛紛投入大量資源進行研發，Google為此在Nature期刊發表的演算法甚至在內部發生受矚目的路線之爭，足見其受重視程度。聯發科技與臺大電資學院以及至達科技協同合作，發表《運用強化學習達到靈活的晶片擺置設計(Flexible Chip Placement via Reinforcement Learning)》論文，為人工智慧結合EDA技術開啟了新篇章。把AI技術應用在IC設計上，可最佳化解決方案，超越以人工方式達到功率、性能和面積的效益，大幅縮短IC設計時程，帶動EDA向智慧化發展。

聯發科技晶片設計研發本部群資深副總經理蔡守仁表示，聯發科技追求技術領先，光去年就投入960億元台幣於前瞻技術研發，並長期與國際頂尖大學及學者合作投入前瞻領域研究。聯發科技跨足尖端技術，也因此在既有的EDA工具外，選擇運用AI輔助特定環節的晶片設計，幫助設計人員提高效率並自動執行最佳化任務，讓智慧化的EDA工具變成工程師的好助手。此次自研的方法讓聯發科技天璣(Dimensity)系列產品在功率、性能、晶片面積及時程PPAS (Power/Performance/Area/Schedule) 等指標條件達到比傳統方式更好的成果，也推動AI的研究及應用在IC設計上更為普及。

此次聯發科技攜手合作夥伴，提出用於先進製程，且融合 AI 和傳統 EDA的純無人晶片擺置方案，能按照電路設計者的偏好自動設計出相對應的電路，顛覆過往必須由設計者手動適應 EDA工具的流程，釋放設計者更多的創作力，將 EDA 工具的潛力往前推進一大步。

本次成果除了合作夥伴的參與外，聯發科技及其集團轄下的前瞻技術研究單位聯發創新基地(MediaTek Research)在基礎與應用研究並重之下，持續探索AI運用突破與創新機會，打入國際級研究領域行列。計算機協會(ACM)暨電機電子工程師學會(IEEE)合辦的電子設計自動化會議是電子設計自動化領域最頂尖的國際研討會，今年已邁入第 59 屆，是晶片系統設計領域最重要的年會。每一篇投稿的論文，都需經過非常嚴謹的審查程序，具有廣泛而深遠的國際影響力，論文平均接受率僅約兩成出頭，今年獲選大會首屆的宣傳論文低於5%，而聯發科技在過去五年即有九篇論文入選，是台灣惟一有論文獲選在DAC發表的企業。