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3D晶片堆疊技術向資料中心拋媚眼
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運算密度跟不上網際網路流量增加速度,資料中心分析之資料量的成長速度前所未有;要解決這個問題,需要更大的記憶體頻寬,而這是3D晶片堆疊技術展現其承諾的一個領域。
被甲骨文(Oracle)取消的一個微處理器開發專案,在傳統制程微縮速度減緩的同時,讓人窺見未來高端晶片設計的一隅;該Sparc CPU設計提案的目標是採用仍在開發的晶片堆疊技術,取得越來越難透過半導體制程技術取得的優勢。
在上述概念背後的研究人員,是甲骨文在今年初被裁撤的硬體部門之一員;但他的點子化為一家顧問公司而存活了下來,並且已經開始與美國矽谷的半導體業者進行合作。甲骨文前任資深首席工程師、創辦了一家三人新創公司ProPrincipia的Don Draper表示:“我看得越深,越覺得這是一條可以走的路。”
Draper指出:“運算密度跟不上網際網路流量增加速度,資料中心分析之資料量的成長速度前所未有;要解決這個問題,需要更大的記憶體頻寬,而這是3D晶片堆疊技術展現其承諾的一個領域。”
在一場去年底舉行的研討會上,Draper展示了現有的Sparc處理器如何能重新設計成兩顆尺寸較小、相互堆疊的裸晶;其中一顆只有處理器核心與快取記憶體(caches),另一個則是以N-1或N-2制程節點製造,以一半資料速率運作,乘載串列器-解串列器(serdes)等周邊,以及L4快取記憶體與晶片上網路──可降低成本與功耗。
Draper表示,新架構晶片的核心數量與L3快取記憶體也能增加近一倍,特別是如果堆疊技術採用新興的微流體冷卻(microfluidic-cooling)技術:“在相同的技術節點,可以將性能提升兩倍。”
 
一顆大型CPU能被重新設計成兩顆成本較低的晶片,並取得在功耗、性能方面的優勢(來源:ProPrincipia)
高風險卻適用機器學習的設計提案
Draper並指出,新興的晶片堆疊技術是將一個主處理器與一個加速器綁在一起、以因應記憶體密集任務例如機器學習應用的理想方案;而相反的,若採用晶片對晶片互連例如CCIX與OpenCAPI:“就像在用吸管吸汽水。” 此外Draper也建議在後緣的裸晶採用整合式穩壓器(integrated voltage regulator,IVR);他估計,採用相對較小的磁性電感(magnetic inductors),該IVR能節省功率以及電路板站為面積,並將晶片的資料傳輸速率提升到150MHz。
儘管如此,Draper坦承,這個他在甲骨文提出的設計提案,也就是在最頂級的M系列處理器採用晶片堆疊技術,是非常高風險且巨大的承諾;舉例來說:“如果在(晶片堆疊)實作過程中出了任何問題,最頂端的裸晶可能就會無法使用。”
該晶片堆疊採用記憶體堆疊使用的矽穿孔(TSV)技術,該結構是規律的,但對於高密度、不規則的邏輯晶片來說會很棘手;TSV在厚度上也相對較高,在周遭也需要有保留區域。Draper聲稱,晶片堆疊的散熱問題大部分可以被解決;具備高導熱性的銅介面能輕易地將熱從溫度較高的頂部裸晶,透過散熱片或是風扇從對溫度較低的底部裸晶排出。
 
Sparc T2處理器重新設計為兩顆中型尺寸晶片,能將功耗降低17.3%
(來源:Moongon Jung, Georgia Institute of Technology)
Xperi (編按:原為Tessera)旗下的Invensas,在室溫晶圓/裸晶堆疊技術方面是領導者;其技術也是新創公司ProPrincipia創辦人Don Draper認為微處理器設計工程師將會用到的。Invensas的DRAM堆疊可望在2019年量產,接著是處理器、ASIC、GPU與FPGA等各種元件。
Invensas總裁Craig Mitchell表示:“我們現在的目標是與客戶溝通,取得他們的晶圓片,因為每個人的制程與矽穿孔(TSV)技術都有點不太一樣。”
另一個障礙是避免晶圓切割時產生的微小顆粒污染;他指出:“我們正在取得良好的進展,能展現4層的DRAM堆疊;另外我們正以3D DRAM為出發點,因為這是一個大規模的市場,而且如果你能在DRAM領域證實技術,將技術轉移到任何地方就會容易許多。”
Invensas是為Sony等廠商采以6~14微米間距的晶圓對晶圓技術接合氧化物,來堆疊CMOS影像感測器而立足市場;在明年某個時候,Invensas預期能邁向下一步,提供能封裝一組MEMS感測器的制程技術。
接下來Invensas則將提供新開發的裸晶等級直接結合互連(die-level Direct Bond Interconnect,DBI),以連結感測器與邏輯晶片;該技術已經授權給具備一座大型MEMS晶圓代工廠的Teledyne Dalsa。最終Invensas的目標是讓DBI互連能小於1微米,好將大型晶片轉換成相互堆疊的小晶片陣列。
 
Draper展示了類DBI晶片堆疊的橫切面
(來源:ProPrincipia)
也有其他廠商準備進軍此一領域,以較低成本的2.5D晶片堆疊技術,將裸晶並排在相對尺寸較大、較昂貴的矽仲介層(interposer)上。
例如台積電(TSMC)在不久前宣佈,正在開發一個新版本的晶圓級扇出式封裝技術,名為整合式扇出封裝(InFO),目前應用于手機應用處理器。此外台積電也將擴展其2.5D CoWos制程,可在約1,500 mm2面積的基板上放最多8顆的HBM2 DRAM。
Mitchell表示,擴展的InFO技術之40微米I/O焊墊與65mm2基板,不會與Invensas採用DBI技術的更大、更高密度晶片堆疊直接競爭。但市場研究機構Yole Developpement封裝技術分析師Emilie Jolivet表示,最近聯發科(Mediatek)宣佈,將在一款資料中心應用之晶片使用InFO,顯示該技術正在伸展觸角。
不過Mitchell表示,DBI與InFO式兩種完全不同的技術,後者是一種封裝技術、將精細節點的晶片連結到較大節點的印刷電路板鏈路,而DBI則是採用精細連結的晶片對晶片互連。
舉例來說,蘋果(Apple)的A10應用處理器採用InFO技術,將220微米間距的裸晶介面,轉接至印刷電路板的350微米介面;相反的,DBI正被測試應用DRAM之間40微米的觸點,可望在未來能堆疊到8層高。
至於英特爾(Intel),則是開發了EMIB (Embedded Multi-Die Interconnect Bridge)技術,一開始使用於大型FPGA連結外部的串列/解串器;Jolivet認為EMIB技術將改變市場局勢,並擴大封裝技術領域的戰場。
而Mitcell則指出,EMIB也不會與DBI直接競爭,並質疑該技術能擴展到多大程度;他表示,DBI目前最大的競爭對手是熱壓接合(thermal compression)技術,但被限制在25微米以上的互連:“25微米看來是一道難以突破的障礙。”
Yole Developpement表示,Apple在A10處理器採用的台積電InFO技術,可說是扇出式封裝技術發展在去年的一個轉捩點;最近該機構有一篇報告指出,扇出封裝的設備與材料可望取得40%的複合成長率。
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