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半導體材料整體像5nm制程邁進
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隨著電晶體向10nm、7nm甚至更小尺寸的發展,半導體行業面臨著真正的材料選擇困擾。基板、溝道、柵和接觸材料都迫切需要評估。
“在14nm,10nm工藝時代,器件架構是確定的。”Intermolecular有限公司半導體部門高級副總裁兼總經理Raj Jammy表示,“大多數情況下採用FinFET架構,當然也有其它選項,如完全耗盡型絕緣矽(SOI)。”
對於10nm和7nm來說,Jammy認為高K值金屬柵將占主導地位,但真正的挑戰將是溝道本身。在10nm節點,鍺(Ge)很可能成為溝道材料之一。“但當你加入鍺時,會有一連串的問題出現。”Jammy指出。
他認為迫切需要解決的問題包括:
1) 需要哪種柵疊層與鍺一起使用?
2) 鍺的接觸方案是什麼?
3) 半導體業將如何在相同裸片上混合並匹配鍺與矽溝道?
4) 半導體業將如何處理用於混合/匹配方案的工藝?
意識到半導體行業正面臨著許多變化(例如HVM EUVL,450mm晶圓,3D架構,新的封裝技術等),Jammy認為整個行業通過精誠合作開展更具競爭力的研發非常重要,希望通過競爭前的合作研發最大程度地降低開發成本。
然 而這不只是工藝和器件開發的問題。即將在2014年美西半導體設備暨材料展(Semicon West)上發表演講的Jammy指出,物聯網(IoT)催生了一整套新的應用,這些應用要求分佈廣泛的設備彼此間相互通信,進而產生和管理大資料,同時 還要滿足低功耗和高性能要求。
“這句話的真實意思是,為了半導體行業的健康發展,我們必須走到一起,提出極具成本效益的方法來開發下一代技術。根本沒有其它方法能夠讓整個行業更高效地向前發展。”他還為盡可能標準化提出了充分的理由,以確保使用最少的行業資源。
對 於IMEC公司負責工藝技術的高級副總裁An Steegen來說,半導體業界發展藍圖總是在晶片功耗、性能、面積和成本之間尋求一種平衡。“當我們向10nm及以下發展時,為了能夠在降低功耗的條件 下獲得所要的性能,你需要調整Vdd。”同樣要在Semicon West的“Getting to 5nm Devices”小組會上發表演講的Steegen表示。
她解釋說,在20nm/14nm工藝時代,引入的完全耗盡型器件改進了器件的靜電性能,因此支援Vdd的調整。為了進一步使器件向10nm/7nm工藝時代發展,Steengen認為必須同時提高器件的靜電特性和性能。靜電的改進可以引入全環柵(GAA)器件實現。
“使用異質溝道器件(如非矽溝道)是提高性能的一種技術。”Steengen解釋,“採用這種方案後,可以用更高遷移率材料替代溝道中的矽,比如鍺或銦砷化鎵,見圖1。”
 

IMEC最近在III-V FinFET(NFET)方面取得一些關鍵性的突破。“鍺也一直在用。”Steegen表示,“在向10nm或7nm發展的過程中,純鍺PFET無疑是極有價值的候選材料。”

5nm時的材料怎麼樣?
要想說清楚7nm和5nm之間會發生什麼事情有點難度,但Sematech公司原子級可製造性計畫經理Chris Hobbs相信,5nm節點也許是III-V溝道材料的合適切入點。
雖 然低溫處理對於10nm和7nm的電晶體來說非常重要,但Hobbe認為在使用III-V材料時尤其重要。III-V材料還帶來了另外一個問題:處理由於 在工藝流程中使用砷而產生的費水流。Sematech公司有一個專門用來解決這個問題的項目。開發新的內嵌計量工藝則是另外一個代工廠基礎設施課題。
Steengen強調,為了應對計量工具的新功能以及新的材料表徵方法,半導體聯盟有許多合作性工作要做。
“當你開始觀察3D結構並開始插入新的材料、使得流程具有可製造性之時,你需要計量。”Steegen表示。IMEC也在與供應商一起評估外延材料的缺陷檢測,以及針對EUV的覆蓋和CD計量。
Semicon West 2014上的另外一位演講人、納米科學與工程學院(SUNY CNSE)納米工程專業助理教授Christopher Borst指出,由於在10nm及以下工藝缺少一致意見,業界存在多方向的努力去發現和開發新的溝道材料。
“在納米科學與工程學院的300mm開發線中,已經有多種替代性的器件架構正在開發。”Borst透露,“已經在300mm晶圓上開發出矽納米線器件,並針對輻射嚴重的應用進行了評估。”
Borst表示,這種架構具有提供接近理想的亞閾值特性和優異的溝道控制的潛力,並且可以用現有的300mm矽工具套件進行集成。“難點在於設計限制、柵極均勻性以及經過工藝流程時納米線的結構穩定性。”
在開發矽納米線的同時,納米科學與工程學院研究人員還專注于矽以外材料的研發,並且正在與工業和研究合作協會開展合作。“我們正在評估用作下一代器件中的溝道材料的III-V層。”Borst透露。
“我們正致力於為符合環境方針的III-V柵疊層、接觸以及源-漏工程技術開發相應的模組,同時達成亞10nm器件性能目標。”另外,該研究機構正在改善薄膜缺陷,同時開發能夠採用III-V溝道的集成化工藝解決方案。
納米科學與工程學院還在研發矽器件的替代品,比如採用石墨烯或另外的2D單層材料的器件。“目前石墨烯是用於下一代器件架構的前沿突破性解決方案。”Borst表示。
“我們正在研究這些層的生長、器件設計和集成化模組開發,以及後續向主流工藝中的引進。”據他透露,該研究機構在石墨烯的生長以及轉移到300mm晶圓基板上實現清潔、可重複的處理方面已經取得了成功。
沒有挑戰或障礙的話微縮將失去樂趣
在微縮路徑的研發障礙問題上,Jammy談到了邏輯和記憶體的微縮。Jammy表示,“隨著我們從14nm向10nm、7nm、5nm的發展,記憶體空間、特別是NAND驅動的記憶體空間也在快速進步。”
“與邏輯一樣,記憶體的進展也非常巨大,而面臨的問題和障礙也非常相似。”Jammy認為向3D器件架構的發展對邏輯和記憶體來說都是最大的驅動因素之一,而且新材料呼之欲出。圖3顯示了將III-V材料從實驗室帶到代工廠所需的關鍵工藝模組總結。

基礎設施和工具也是挑戰,特別是因為半導體行業目前的基礎設施和工具都是針對2D製造準備的。
“我們已經轉向位成本可擴展(BiCS)的記憶體,或垂直型NAND記憶體。與此同時我們也啟動了FinFET架構。”Jammy表示。他認為,半導體行業還沒能全面回答當前工具是否能夠滿足3D設計、製造和計量的需要,或者只是利用現有工具過渡到3D。
“例如,我們沒有必要開發簡單的解決方案用於測量FinFET結構側邊的薄膜厚度,或疊層式NAND記憶體器件的深孔。如果NAND BiCS記憶體中的第6個器件與其它器件有所不同,我們總是能以糾錯的方式把它找出來,但我們不知道如何從開發階段之初就避免這個問題。”
他進一步指出,對這些問題的回答可能導致完全不同的製造方法。“我們要防止這類工藝缺陷嗎?或者我們只需依靠冗餘設計、並在最終測試中把它剔除出去?”
Jammy堅持認為這些是半導體行業需要詢問和回答的問題,因為這個行業正在向高密度的3D器件架構發展,迫切需要極具成本效益的解決方案。
對於Hobbs來說,需要克服的一個重要微縮挑戰是找到一種柵疊層材料,這種材料能夠同時在不同材料上工作。“系統級晶片設計使用種類廣泛的器件構建電路,而高遷移性溝道也許只用這些器件類型中的一個子集就能實現。”Hobbs表示。
尋找這種材料是很有吸引力的,因為標準/通用柵疊層材料可以減少工藝流程中的步驟數量,並減少生產線中的工具數量。誠然,Hobbs相信確定工藝的通用化方法就目前這個時間節點而言還不成熟。
在接觸材料上,Hobbs引用了SEMATECH最近在鎳的使用方面開展的工作。“這是一種好的接觸材料,可與矽、矽化鍺、鍺和III-V溝道材料一起使用。”Hobbs指出,“如果你在考慮新的溝道材料和第一個切入點,PMOS和NMOS器件也許沒有相同的溝道材料。”
選 擇過程是在集成簡易性和為每個器件選擇最佳溝道材料的靈活性之間的折衷,Hobbs表示。鍺溝道對PMOS來說有吸引力,可能早於III-V材料引入。然 而對NMOS器件來說,III-V溝道更具吸引力。單種III-V溝道材料可能被NMOS和PMOS同時使用,只是在器件性能方面有所折衷。
隨著半導體行業向下一個節點的過渡,除了複雜性變得更高以外,比如需要調查更多的材料和架構選項,開發新的工藝步驟,Steegen發現還有另外一個問題會出現。“合併,不僅在代工層次,而且在供應商層次,已經達到頂點,很少有公司願意迎接更大的挑戰。”
Steegen表示,“代工廠和設備供應商需要在工藝開發早期就一起工作,並且需要進一步協調他們的開發。”
Steegen相信更強更早的交互可以“去風險”,並優化開發的投資回報。因此,需要研發平臺支援這種更緊密的交互——這種平臺能讓設備供應商比以往更早且更深入地涉足工藝步驟開發。
據她預計,IMEC與開發原始工藝步驟的設備供應商之間的戰略關係、以及與聯盟的代工夥伴之間的關係將繼續向前發展。
其它微縮路徑
5nm及以後的工藝節點將如何發展目前還不清楚,但Jammy有一個實用方法。“如果你將標準的經濟驅動方法施加於那個節點的微縮,我們發現第一件事是微縮的目標是在晶片上增加更多的功能。”Jammy告訴SEMI。
因此不管功能是通過尺寸縮小還是其它形式縮小實現的,仍然是屬於縮小的成果。很長時間以來,ITRS和其它人都建議功能性縮放可以源自增加更多模擬、射頻和其它“超出摩爾定律”的元件,或採用3D/2.5D系統級封裝方法。
為了提高器件密度和功能,同時繼續降低功耗,要求半導體行業考慮如何在新技術中發揮與3D器件架構有關的優勢—見圖4。

“在5nm節點,我們也許會有納米線器件,而在這之後,也許我們只需採用類似目前記憶體技術那樣將這些器件堆疊起來。”
基於這個思路,半導體行業可以開始考慮新的器件微縮方法、電路級功能和計算方法。Jammy表示,“舉例來說,我們必須用2D架構構建SRAM單元嗎?或者說我們可以先在垂直的納米線上進行搭建、然後指出如何連線不同層嗎?”
他相信這些問題的回答將引領半導體行業向5nm和更小尺寸發展。否則,縮放也許是一個非常緩慢、收益遞減的痛苦過程。
在 7nm以後,由於柵極和接觸部分之間沒有了空間,Steegen認為邏輯方面可以採用多個不同的路徑。“你能夠以某種方法實現所有垂直器件(即垂直納米 線)或疊層器件”,她表示,“當你開始在彼此之上堆疊器件時,這將是一個極具突破性的趨勢—對設計來說是突破性的,當然,你的整個集成和工藝流程也會發生 改變。”
目前正在對用於7nm以後的高遷移率傳導材料(如石墨烯)、或具有更高遷移性能的2D材料進行評估。Steegen認為主要問題是與CMOS的相容性。
“例如對於雙層石墨烯來說,如何才能將它插入CMOS工藝流程來生成PFET和NFET,以及如何設計帶隙。”她指出。

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